Notes in SETR2

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Status	Last Update	Fields
New Card	09/17/2024	ARM son las siglas de A{{c1::dvanced }} R{{c1::isc}} M{{c1::achines}}.
New Card	09/17/2024	¿A qué se debe la actual predominancia de las arquitecturas RISC vs a las CISC?
New Card	09/17/2024	¿Qué otro nombre reciben los procesadores RISC?
New Card	09/17/2024	En los Cortex de ARM, el {{c1::core}} es propietario de ARM e idéntico en los procesadores de una misma familia, sin embargo, los {{c1::periféricos}} …
New Card	09/17/2024	{{c1::image-occlusion:rect:left=.462:top=.1923:width=.1408:height=.1143}}{{c2::image-occlusion:rect:left=.4687:top=.0911:width=.1542:height=.0318}}{{c…
New Card	09/17/2024	¿De qúe se encarga el Períferico WIC?
New Card	09/17/2024	La unidad de {{c1::proteccíon de memoria}} es útil para los sistemas Operativos
New Card	09/17/2024	{{c1::image-occlusion:rect:left=.1883:top=.1574:width=.2112:height=.0833}}{{c2::image-occlusion:rect:left=.6274:top=.1704:width=.1966:height=.0391}}{{…
New Card	09/17/2024	¿Qué permite la interfaz ETM?
New Card	09/17/2024	entre los distintos córtex,¿ qué tres cosas  suelen variar?
New Card	09/17/2024	¿cuál es el proceso de diseño de un cortex?
New Card	09/17/2024	{{c1::image-occlusion:rect:left=.4748:top=.3579:width=.2136:height=.0462}}{{c2::image-occlusion:rect:left=.1281:top=.6324:width=.7506:height=.0313}}{{…
New Card	09/17/2024	De {{c1::R0}} a {{c1::R12}} son {{c2::registros de propósito general}}, pueden albergar tanto {{c3::datos}} como {{c3::direcciones}}.
New Card	09/17/2024	En el cortex M4, El registro {{c2::R13}} es el {{c1::puntero de pila (Stack Pointer)}}
New Card	09/17/2024	En el córtex M4, el registro  {{c2::R14}} el puntero de {{c1::retorno de subrutina (Link Pointer)}}
New Card	09/17/2024	En el cortex, el registro {{c2::R15}} es el {{c1::contador de programa (Program Counter)}}.
New Card	09/17/2024	¿A dónde apunta el contador de programas?
New Card	09/17/2024	¿A donde apunta el puntero a pila(stack pointer)?
New Card	09/17/2024	¿Cuando se decrementa el SP?
New Card	09/17/2024	¿Cuándo se incrementa el SP?
New Card	09/17/2024	¿Qué 3 registros internos componen el Program Status register?
New Card	09/17/2024	Application Program Status Register (APSR)  es de {{c1::Lectura/Escritura}}
New Card	09/17/2024	El  Interrupt Program Status Register es de {{c1::sólo lectura}}
New Card	09/17/2024	El execution program Status Register es de {{c1::solo lectura}}
New Card	09/17/2024	¿Qué contiene el registro APSR?
New Card	09/17/2024	¿Qué contiene el resgistro ISPR?
New Card	09/17/2024	El registro ISPR vale {{c1::0}} si no se está ejecutando ninguna interrupción
New Card	09/17/2024	El registro {{c1::ISPR}} estandariza el código de las excepciones
New Card	09/17/2024	¿Qué contiene el registro EPSR?
New Card	09/17/2024	¿En qué 3 camps see descompone el registro ESPR?
New Card	09/17/2024	¿Que indica el campo T ddel registro ESPR?
New Card	09/17/2024	¿Que indica el campo ICI del registro ESPR?
New Card	09/17/2024	¿Que indica el campo IT del registro ESPR?
New Card	09/17/2024	¿Que 3 cosas indica el registro de control?
New Card	09/17/2024	¿Qué se hace ccon los registro de opereciones en coma flotante cuando necesitamos hacer operaciones de doble precisión?
New Card	09/17/2024	¿Cuantos registros de coma flotante(precisión simple) encontramos en los cortex M4?
New Card	09/17/2024	¿Qué  cosas almacena el FPSCR (Floating Point Status Control Register )?
New Card	09/17/2024	¿En qué 3 fases se descompone la ejecución de una instrucción en un cortex m4?
New Card	09/17/2024	¿Qué 2 cosas caracteriza al pipeline de los cortex m4?
New Card	09/17/2024	{{c1::image-occlusion:rect:left=.0643:top=.1884:width=.2092:height=.5487}}{{c2::image-occlusion:rect:left=.3194:top=.1662:width=.1756:height=.6851}}{{…
New Card	09/17/2024	Las instrucciónes cortex "estandar" ocupan {{c1::4 bytes}}
New Card	09/17/2024	¿Qué implicación tiene que las intrucciones sean de 32 bits independientemente de su "complejidad"?
New Card	09/17/2024	¿Que implicación negativa trajo la introducción de los juegos de instrucciones THUM1/2?
New Card	09/17/2024	¿A qué se debe la perdida de rendimiento en las instrucciones THUM2?
New Card	09/17/2024	En el modo {{c1::Thumb-2}} convertimos todas las instruccionessencillas de 32 bits a instrucciones de 16 bits, y lascomplejas se mantienen en 32 bits.
New Card	09/17/2024	Los ARM no permiten el acceso a memoria desalinado por lo que todos los datos ocupan {{c1::bloques de 16 bits}}
New Card	09/17/2024	¿Como solución a los cortex el problema de los accesos a memoria desalineado de loa ARM?
New Card	09/17/2024	¿Que permite el acceso desalineado a memoria?
New Card	10/19/2024	¿Cuantas regiones de bitband hay en los cortex M4?
New Card	10/19/2024	¿Qué permite el acceso desalineado a memortia de datos de los cortex?
New Card	10/19/2024	¿En qúe consiste el Bit-Band mapping?
New Card	10/19/2024	¿Por qúe 4 componentes esta'formado principalmente el cortex-m4?
New Card	10/19/2024	¿Qué incluye el System Control Block ?
New Card	10/19/2024	¿Qué define la unidad de protección de memoria (MPU) ?
New Card	10/19/2024	¿Para qué 2 cosas usan los RTOS la MPU?
New Card	10/19/2024	¿Qué es el Systick y por qué se caracteriza?
New Card	10/19/2024	¿Cómo suele ser utilizado el Systick ?
New Card	10/19/2024	El nvic está integrado con el {{c1::núcleo del cortex}}
New Card	10/19/2024	El NVIC permite configurar {{c1::150}} interrupciones con {{c1::16}} niveles de prioridad.
New Card	10/19/2024	El NVIC permite asignar a cada interupcíon un {{c1::nivel de prioridad }}
New Card	10/19/2024	El NVIC permite {{c1::cambiar}} la tabla de vectores de rutinas de interrupcíon
New Card	10/19/2024	¿Para qué está diseñado el NVIC?
New Card	10/19/2024	¿Qué 3 conexiones tiene el NVIC con el CORE  y para qué son?
New Card	10/19/2024	En el NVIC los perifericos del procesador poseen una {{c2::línea dedicada}} para solicitar su interrupción  y algunos de ellos disparan interrupc…
New Card	10/19/2024	Estuructura del NVIC(Imagen):
New Card	10/19/2024	¿En que consiste el Anidamiento?
New Card	10/19/2024	¿En qué consiste el Cambio en caliente(tail-changing)?
New Card	10/19/2024	¿Cuando sucende las Late-Arrival Interrupt?
New Card	10/19/2024	¿Qúe 4 estados puede tener una interrupción?
New Card	10/19/2024	Una instrucción está en {{c1::Inactive}} cuando {{c2::no se ha producido}} y {{c2::no está pendiente}}
New Card	10/19/2024	Una instrucción está en {{c1::Pending}} cuando está {{c2::a la espera de ser atendida por el procesador.}}
New Card	10/19/2024	Una instrucción está {{c1::Active}} cuando {{c2::se está atendiendo por parte del procesador}} pero {{c2::aun no ha sido completada}}.
New Card	10/19/2024	Una instrucción está {{c1::active}} and {{c1::pending}} cuando {{c2::está siendo antedida por el procesador,}} pero {{c2::hay pendiente atender otra i…
New Card	10/19/2024	¿Qué 5 tipos de excepciones existen?
New Card	10/19/2024	¿Cuándo ocurre la excepcion de reset?
New Card	10/19/2024	¿Que sucede cuando la señal de reset de desactivo?
New Card	10/19/2024	¿Cuando se dispara la excepción HArdFault?
New Card	10/19/2024	¿Cuando ocurre la excepción MemManage?
New Card	10/19/2024	¿Cuando ocurre la excepción BusFault?
New Card	10/19/2024	¿Cuando se produce la excepción Usage Fault?
New Card	10/19/2024	Las interrupciones sofware se producen por solicitud {{c1::del propio firmware}}
New Card	10/19/2024	¿Qué 2 tipos de interrupciones software existen?
New Card	10/19/2024	¿Para que se suele usar la interrupción SVCall?
New Card	10/19/2024	¿Que instruccuíon dispara la interrupción SvCall?
New Card	10/19/2024	¿Que'permite la interrupción PendSV?
New Card	10/19/2024	¿Para  que se suele usar la interrupción PendSv?
New Card	10/19/2024	¿En qué 3 categorias podemos clasicar las rutinas que manejan las interrupciones y excepciones?
New Card	10/19/2024	Las {{c2::ISR}} Manejan {{c1::las interrupciones de los perifericos}}
New Card	10/19/2024	Los {{c2::fault handlers}} manejan {{c1::las excepciones en caso de error como Hardfault, MemManage, UsageFault,y BusFault}}
New Card	10/19/2024	Los {{c2::System Handlers}} manejan las interrupciones del {{c1::sistema operativo(PendSV, SVCall y Systick).}}
New Card	10/19/2024	¿En el e interior del procesador entre que 2 tipos de elementos tenemos que distinguir?
New Card	10/19/2024	¿a donde se conectan los dispositivos master?
New Card	10/19/2024	¿Cuales son los dispositivos master?
New Card	10/19/2024	¿Cuáles son los dispositivos esclavos?
New Card	10/19/2024	¿Que se hace para poder mantjar tantos dispositivos con velocidades tan dispares dentro del procesador?
New Card	10/20/2024	En la jerarquía de buses las memorias se conectan {{c1::directamente a la matriz}}
New Card	10/20/2024	En la jeraquía de buses, los buses con más alta frecuencia son los {{c1::AHB1}} y {{c1::AHB2}} a {{c1::168MhZ}}  y a ellos se conectan {{c2::los …
New Card	10/20/2024	En la jerarquía de buses, al bus AHB1 se conectan 2 puentes surgiendo dos nuevos buses:{{c2::APB2}} a {{c2::84MHz}} que conecta los perifericos de vel…
New Card	10/20/2024	¿Qué permite la matriz Multi-AHB?
New Card	10/20/2024	¿Cual es la idea detrás de la matriz Multi-AHB?
New Card	10/20/2024	La memoria flash para el almacenamiento de intrucciones es lenta, se tardan {{c1::4}} ciclos de reloj en leer una palabra.
New Card	10/20/2024	¿Que se hace para paliar el problema de la lentitud de lectura de instrucciones en la flash=?
New Card	10/20/2024	¿Que desventeaja tiene la lectura en bloque de 128 bits  de las instrucciones?
New Card	10/20/2024	El acelerador ART es una tecnologia {{c1::propietaria}} de ST
New Card	10/20/2024	¿Que trata de evitar el Acelerador ART?
New Card	10/20/2024	¿Por qué  3 elementos está compuesto el acelerador ART?
New Card	10/20/2024	¿Qué sucede si la ART predice un salto no tomado?
New Card	10/20/2024	¿Qué sucede si la ART predice un salto tomado?
New Card	10/20/2024	¿Que sucede en caso de acierto en la prediccion por parte del art?
New Card	10/20/2024	Que sucede en caso de fallo en la prediccion por part del ART?
New Card	10/20/2024	Los modos de arranque de casda procesador de la familia difieren en base a {{c1::los periféricos disponibles}}
New Card	10/20/2024	El modo de arranque se selecciona usando los pines externos {{c2::Boot1}}  y {{c1::Boot0}}
New Card	10/20/2024	Los 3 modos de arranque que hay son:Modo 0: {{c3::Arranque normal de la memoria flash}}.Modo 1: {{c2::Arranque del bootloader que permite re…
New Card	10/20/2024	¿De qué 2 fuentes se puede obtener el reloj del STM32?
New Card	10/20/2024	¡Cómo multiplicamos las frecuencias de los osciladores hasta llegar  a la frecuencia del sistema?
New Card	10/20/2024	¿Entre qué 2 opciones se puede seleccionar el reloj del sistema?
New Card	10/20/2024	El oscilador HSI tiene menos precisión temporal que el HSE
New Card	10/20/2024	Si el nucleo se bloquea  por un mal configurado reloj usar los {{c1::bits de boot para poder reprogramarlo}}
New Card	10/20/2024	¿Qué es el phase-Locked lopp(pll)?
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